13. 半導体A（シリコン）

25a-KC - 1～11

• 1「講演奨励賞受賞記念講演」（15分）
  Si結晶中の高濃度δドーピング層Bi不純物の濃度制御とハイブリッドレーザアニール法による活性化物材機構¹，筑波大院数物²，東大院総合³，産総研^{4 ○}村田晃一^1,2，安武裕輔³，日塔光一¹，坂本邦博⁴，深津　晋³，三木一司^1,2
• 2「講演奨励賞受賞記念講演」（15分）
  偏光ラマン分光法によるIV族半導体のひずみ評価　～1軸・2軸ひずみの分離とその応用～九大・院システム情報¹，学振特別研究員^{2 ○}黒澤昌志^1,2，佐道泰造¹，宮尾正信¹
• 3「講演奨励賞受賞記念講演」（15分）
  Siナノワイヤにおける正孔の量子閉じ込め異方性の物理的解釈京大院工 ^○森岡直也，吉岡裕典，須田　淳，木本恒暢
• 4酸化誘起歪によるSiナノワイヤFETの電流駆動能力の向上早大理工 ^○川村祐士，高井　一，鹿浜康寛，渡邉孝信
• 5シリコンナノワイヤトランジスタの電気特性の絶縁膜厚依存性東工大フロンティア研¹，東工大総理工²，筑波大数理物質^{3 ○}佐藤創志¹，角嶋邦之²，Ahmet Parhat¹，大毛利健治³，名取研二¹，山田啓作³，岩井　洋¹
•  休憩　10:15～10:30
• 6シリコンナノワイヤトランジスタの Subthreshold 特性による界面準位密度の評価東工大フロンティア研¹，東工大総理工^{2 ○}李　　蔚¹，佐藤創志¹，中島一裕¹，角嶋邦之²，Ahmet Parhat¹，筒井一生²，西山　彰²，杉井信之²，名取研二¹，服部健雄¹，岩井　洋¹
• 7Si/SiO₂ コア/シェル型および露出型SiナノワイヤにおけるNiシリサイド成長機構の検討東工大フロンティア研¹，東工大総理工^{2 ○}小山将央¹，茂森直登¹，佐藤創志¹，角嶋邦之²，パールハット アヘメト¹，筒井一生²，西山　彰²，杉井信之²，名取研二¹，服部健雄¹，岩井　洋¹
• 8高濃度多結晶Siゲートとエピ先作りソース/ドレイン・エクステンションによるSiナノワイヤトランジスタの性能向上東芝研開セ¹，東工大院理工² 中林幸雄¹，齋藤真澄¹，石原貴光¹，^○沼田敏典¹，内田　建²，古賀淳二¹
• 9ストレスメモライゼーション技術(SMT)による短チャネルSiナノワイヤトランジスタの性能向上東芝研開セ¹，東工大^{2 ○}齋藤真澄¹，中林幸雄¹，太田健介¹，内田　建²，沼田敏典¹
• 10シリコンナノワイヤトランジスタ回路のゲート遅延および消費電力特性東芝研開セ¹，東工大院理工^{2 ○}田中千加¹，齋藤真澄¹，太田健介¹，内田　建²，沼田敏典¹
• 11Si(110)面pMOSFETにおけるNBTI特性東芝¹，東京工業大^{2 ○}太田健介¹，齋藤真澄¹，中林幸雄¹，石原貴光¹，沼田敏典¹，内田　健²

26a-KC - 1～11

• 1CeO₂を用いた抵抗変化型メモリーへのSiバッファー層の効果検討東工大フロンティア研¹，東工大総理工^{2 ○（M2）}竇　春萌¹，向井弘樹¹，角嶋邦之²，Ahmet Parhat¹，筒井一生²，西山　彰²，杉井信之²，名取研二¹，服部健雄¹，岩井　洋¹
• 2Bio-LBL法を利用した積層ナノドット型フローティングゲートメモリの作製奈良先端大¹，戦略的創造研究推進事業^{2 ○（DC）}小原孝介¹，鄭　　彬^1,2，上沼睦典^1,2，石河泰明^1,2，山下一郎^1,2，浦岡行治^1,2
• 3フローティングゲート型メモリの絶縁膜破壊のシミュレーション評価東芝 ^○北原義之，木村幹広，萩島大輔，松澤一也
• 4NANDフラッシュメモリの信頼性測定東大工 ^○洪　慶麟，田中丸周平，竹内　健
• 5高信頼、低消費電力SSDのための符号化手法東大工 ^○田中丸周平，洪　慶麟，竹内　健
• 6単一セル自己昇圧法による1.0V動作，書き込み速度9.3GB/sec強誘電体NANDフラッシュSSD東大¹，産総研^{2 ○}宮地幸祐¹，野田晋司¹，畑中輝義¹，高橋光恵²，酒井滋樹²，竹内　健¹
•  休憩　10:30～10:45
• 7縦型MOSFETによる6Tr SRAMのAccess Timeの向上東北大学際センター¹，JST-CREST^{2 ○}羅　炯竣^1,2，遠藤哲郎^1,2
• 8局所電子注入非対称パスゲートトランジスタを用いた8T-SRAMにおけるハーフセレクトディスターブの抑制東大¹，半導体理工学研究センター^{2 ○}宮地幸祐¹，本田健太郎¹，田中丸周平¹，宮野信治²，竹内　健¹
• 9MCBIモード中性子ソフトエラーのモンテカルロシミュレーションモデルの検討日立製作所 ^○谷口　斉，伊部英史
• 10ＲＦ反射法を利用したＭＯＳＦＥＴ電荷検出器のパラメータ最適化静大電研 ^○（M1）河合　満，ビプル シン，永坂　允，佐藤弘明，猪川　洋
• 11信頼性向上のためのCMOSパワーアンプ用新規レイアウト構造東芝研開セ¹，東芝セミコン社^{2 ○}阿部和秀¹，佐々木忠寛¹，飯田敦子¹，板谷和彦¹，堀江幸司²，永田　稔²，寺田　正²
•  昼食　12:00～13:00

26p-KC - 1～17

• 1オン電流ばらつき成分のチャネル長依存性検討MIRAI-Selete¹，広島市立大²，東大生研^{3 ○}松平将治¹，竹内　潔¹，角村貴昭¹，西田彰男¹，稲葉　聡¹，寺田和夫²，平本俊郎³，最上　徹¹
• 2高温における微細MOSトランジスタのドレイン電流ばらつき解析MIRAI-Selete¹，東大生研²，広島市立大^{3 ○}角村貴昭¹，Kumar Anil²，水谷朋子²，西田彰男¹，竹内　潔¹，稲葉　聡¹，蒲原史朗¹，寺田和夫³，平本俊郎^1,2，最上　徹¹
• 3Takeuchiプロットを用いたHigh-k/Metal-Gate MOSFETのばらつき評価東大生研¹，MIRAI-Selete²，広島市立大^{3 ○}水谷朋子¹，Anil Kumar¹，角村貴昭²，西田彰男²，竹内　潔²，稲葉　聡²，蒲原史朗²，寺田和夫³，最上　徹²，平本俊郎^1,2
• 4微細MOSトランジスタにおけるDIBLおよび電流立上り電圧ばらつきの統計解析東大生研¹，MIRAI-Selete²，広島市立大^{3 ○}Anil Kumar¹，水谷朋子¹，角村貴昭²，西田彰男²，竹内　潔²，稲葉　聡²，蒲原史朗²，寺田和夫³，最上　徹²，平本俊郎^1,2
• 5完全空乏型SOI MOSFETにおけるDIBLおよび"電流立上り電圧"ばらつきの抑制東大生研¹，MIRAI-Selete^{2 ○}水谷朋子¹，Anil Kumar¹，西田彰男²，角村貴昭²，稲葉　聡²，竹内　潔²，蒲原史朗²，最上　徹²，平本俊郎^1,2
• 6SRAM のスタティックノイズマージンにおけるDIBL ばらつきの影響東大生研¹，MIRAI-Selete^{2 ○}宋　驍嵬¹，鈴木　誠¹，更屋拓哉¹，西田彰男²，角村貴昭²，蒲原史朗²，竹内　潔²，稲葉　聡²，最上　徹²，平本俊郎^1,2
• 7RTNトラップ特性分布の評価ルネサス 南雲俊治，^○竹内　潔，長谷　卓，林　喜宏
• 8RTNがSRAM信頼性に与える影響の評価手法ルネサス ^○竹内　潔，南雲俊治，武田晃一，長谷　卓
• 9完全欠乏型SOI MOSFETにおけるランダムテレグラフノイズの抑制東大生研 ^○西村　淳，更屋拓哉，平本俊郎
•  休憩　15:15～15:30
• 10Photon-Induced RTS due to Single Donor Charging and Discharging in Phosphorus-Doped SOI-FETs静大電研 ^○Arief Udhiarto，Daniel Moraru，中村竜輔，Vygantas Mizeikis，水野武志，田部道晴
• 11サブスレショールド領域におけるN-MOSFETの低周波雑音特性の評価早大¹，筑波大²，戦略的創造研究推進事業^{3 ○（PC）}Ranga Hettiarachchi^1,3，松木武雄^1,3，フェン ウェイ^1,3，山田啓作^2,1,3，大毛利健治^2,1,3
• 12N型MOSFETを用いた雑音特性と静特性ばらつきの比較検討筑波大¹，早稲田大²，JST-CREST^{3 ○}大毛利健治^1,2,3，ランガ ヘッティアーラッチ^2,3，ウェイ フェン^2,3，松木武雄^2,3，山田啓作^1,2,3
• 133次元アトムプローブによる実デバイスの不純物分布解析東北大金研¹，京大²，東芝ナノアナリシス³，MIRAI-Selete^{4 ○（D）}高見澤悠¹，井上耕治²，清水康雄¹，外山　健¹，永井康介¹，岡田徳行³，加藤幹雄³，内田　博³，矢野史子⁴，角村貴昭⁴，西田彰男⁴，最上　徹
• 140.4V 動作 薄膜BOX-SOI デバイスのシミュレーションによる構造検討LEAP¹，ルネサス　先デ開一^{2 ○}槇山秀樹^1,2，堀田勝之^1,2，岩松俊明^1,2，尾田秀一^1,2，杉井信之^1,2，井上靖朗^1,2，山本芳樹²
• 15超低エネルギー応用を目指したXCT SOI MOSFETのスケーリング効果関西大院 ^○大村泰久，林　修徳，井野大志
• 16XCT SOI CMOSの超低エネルギー動作特性と微細化効果関西大院 ^○井野大志，大村泰久
• 17DNA電界効果トランジスタの伝導特性 -時間依存性，再現性-兵庫県立大¹，広島大^{2 ○}高城祥吾¹，松尾直人¹，山名一成¹，部家　彰¹，高田忠雄¹，坂本憲児²，横山　新²

26a-KD - 1～12

• 1高Ge濃度 歪みSiGe ワイヤチャネルTri-gate Metal S/D MOSFETのホール移動度と電流駆動力の向上東芝 研究開発センター ^○池田圭司，小田　穣，上牟田雄一，守山佳彦，手塚　勉
• 2不純物濃度可変のJunctionless Ge p-MOSFETs東大院工¹，JST-CREST²，北京師範大^{3 ○（D）}趙　丹丹^1,2,3，西村知紀^1,2，李　忠賢^1,2，長汐晃輔^1,2，喜多浩之^1,2，鳥海　明^1,2
• 3InGaAs MOSFETのメタルS/D材料としてのNi-InGaAs合金層の評価東大院工¹，産業総合研究所²，住友化学^{3 ○}金　相賢¹，横山正史¹，田岡紀之¹，飯田　亮¹，李　成薫¹，中根了昌¹，卜部友二²，宮田典幸²，安田哲二²，山田　永³，福原　昇³，秦　雅彦³，竹中　充¹，高木信一¹
• 4Ni-InGaAsメタルS/D構造を用いた自己整合型In_xGa_1-xAs MOSFET東大院工¹，産業総合研究所²，住友化学^{3 ○}金　相賢¹，横山正史¹，田岡紀之¹，飯田　亮¹，李　成薫¹，中根了昌¹，卜部友二²，宮田典幸²，安田哲二²，山田　永³，福原　昇³，秦　雅彦³，竹中　充¹，高木信一¹
• 5薄膜BOX層を有する膜厚10 nm以下の極薄膜InGaAs-OI MOSFET東大¹，産総研²，住友化学^{3 ○（PC）}横山正史¹，飯田　亮¹，金　相賢¹，田岡紀之¹，卜部友二²，安田哲二²，高木秀樹²，山田　永³，福原　昇³，秦　雅彦³，杉山正和¹，中野義昭¹，竹中　充¹，高木信一¹
• 6プレーナ型In_0.53Ga_0.47AsチャネルTunneling Field Effect Transistor東大院工 ^○飯田　亮，李　成薫，金　相賢，横山正史，田岡紀之，竹中　充，高木信一
•  休憩　10:30～10:45
• 7InP MISFET の特性 : (NH₄)₂S 処理と面方位の効果産総研¹，住友化学²，東大^{3 ○（PC）}卜部友二¹，宮田典幸¹，安田哲二¹，前田辰郎¹，山田　永²，福原　昇²，秦　雅彦²，田岡紀之³，竹中　充³，高木信一³
• 8InP/InGaAs埋め込みチャネル構造によるMISFET移動度改善産総研¹，住友化学²，東大^{3 ○}安田哲二¹，卜部友二¹，石井裕之¹，板谷太郎¹，宮田典幸¹，山田　永²，福原　昇²，秦　雅彦²，竹中　充³，高木信一³
• 9高不純物濃度のETSOI(Extremely-Thin SOI)拡散層における移動度とSOI膜厚および不純物濃度の関係東工大院理工¹，東工大量子ナノ研セ²，PRESTO-JST^{3 ○（M2）}角谷直哉¹，高橋綱己¹，大橋輝之¹，小寺哲夫²，小田俊理²，内田　建^1,3
• 10３次元応力シミュレーションを用いた線形ピエゾ抵抗係数のキャリブレーション産総研ナノ電子¹，富士通セミコンダクター^{2 ○}佐藤　章¹，Vladimir Poborchii¹，多田哲也¹，金山敏彦¹，佐藤成生²，有本　宏¹
• 11ナノスケールMOSFETの電流の概算式東工大フロンテイア ^○名取研二
• 12単一半導体を用いた新ソースへテロ構造の検討（IV）：歪みSi層の緩和メカニズム神奈川大 ^○武樋樹里亜，田邊　奨，有馬広記，星野　靖，中田穣治，水野智久
•  昼食　12:15～13:15

26p-KD - 1～16

• 1PolySi/TiNメタルゲートMOSFETのしきい値の温度依存性ルネサスエレクトロニクス¹，広島大^{2 ○}西田征男^1,2，山下朋弘¹，尾田秀一¹，井上靖朗¹，芝原健太郎²
• 2非対称セルを持つ正孔注入型自己バイアスチャネルダイオード東北学院大工¹，神奈川工科大²，オリジン電気^{3 ○（M1）}遠藤守雄¹，工藤嗣友²，菅原文彦¹，星　秀明³，山口日出男³
• 3Systematic evaluation of area-dependent properties for the surface illuminated p-silicon/germanium/n-silicon photodetectors産総研 ^○Guangwei Cong，河島　整，鍬塚治彦，石川　浩
• 4超平坦界面ショットキーダイオードの形成と電気特性評価東工大フロンティア研¹，東工大総理工^{2 ○}茂森直登¹，小澤健二¹，角嶋邦之²，アヘメト パールハット²，西山　彰²，筒井一生²，杉井信之²，名取研二¹，服部健雄¹，岩井　洋¹
• 5NiSi/Si接合障壁を打ち消すS2分子型ドナー　- 理論からの予測東芝研開セ ^○加藤弘一，西　義史，三谷祐一郎
• 6ショットキー障壁MOSFET のソース端電子輸送に及ぼす不純物偏析の影響神戸大工 ^○青柳　良，木場隼介，土屋英昭，小川真人
• 7Niシリサイド/Siショットキー障壁を用いたトンネルＭＯＳトランジスター -NMOS vs PMOSの比較-東工大フロンティア研¹，東工大総合理工^{2 ○}呉　　研¹，角嶋邦之²，アヘメト パールハット¹，筒井一生²，西山　彰²，杉井信之²，名取研二²，服部健雄²，岩井　洋^1,2
• 8GAA型ショットキー障壁トンネルFETの３次元デバイスシミュレーション早大理工 ^○鹿浜康寛，高井　一，川村祐士，渡邉孝信
• 9SOI 基板を用いたトンネルFET の作製と評価産総研GNC ^○森　貴洋，安田哲二，福田浩一，大内真一，Yongxun Liu，坂本邦博，昌原明植，太田裕之
•  休憩　15:30～15:45
• 10Double Gate IMOSによるスイッチング特性の向上東北大学際センター¹，JST-CREST^{2 ○}板垣明宏^1,2，遠藤哲郎^1,2
• 11引っ張りひずみの印加に依るFinFETに於ける電子速度の向上MIRAI-東芝 ^○小野瑞城，入沢寿史，手塚　勉
• 12チャージポンピング法による立体Si構造の界面準位密度の熱処理温度依存性東工大フロンティア研¹，東工大総理工^{2 ○（M1）}中島一裕¹，Wei Li¹，佐藤創志¹，角嶋邦之²，Ahmet Parhat¹，筒井一生²，西山　彰²，杉井信之²，名取研二¹，服部健雄¹，岩井　洋¹
• 13極微FinFETの電気特性ばらつき評価産総研¹，明治大^{2 ○}Yongxun Liu¹，遠藤和彦¹，大内真一¹，亀井貴弘²，塚田順一¹，山内洋美¹，石川由紀¹，林田哲郎²，坂本邦博¹，松川　貴¹，小椋厚志²，昌原明植¹
• 14Fin高さ制御による高ノイズ耐性FinFET SRAMの作製産総研¹，明治大^{2 ○}Yongxun Liu¹，遠藤和彦¹，大内真一¹，亀井貴弘²，塚田順一¹，山内洋美¹，石川由紀¹，林田哲郎²，坂本邦博¹，松川　貴¹，小椋厚志²，昌原明植¹
• 15PVD-TiNゲートFinFET電気特性のRTA温度依存性明治大¹，産総研^{2 ○}亀井貴弘¹，Yongxun Liu²，遠藤和彦²，大内真一²，塚田順一²，山内洋美²，石川由紀²，林田哲郎¹，松川　貴²，坂本邦博²，小椋厚志¹，昌原明稙^1,2
• 16Extension形成条件のFinFET寄生抵抗ばらつきへの影響評価産総研 ^○松川　貴，Yongxun Liu，遠藤和彦，塚田順一，石川由紀，山内洋美，大内真一，坂本邦博，昌原明植

27a-KC - 1～11

• 1Single-Electron Memory Effects in Double-Donor and Triple-Donor Systems静大電研 ^○（D）Earfan Hamid，Tarido Juli Cha，三木早樹人，水野武志，Moraru Daniel，田部道晴
• 2Possibility of Electron Transfer between Two Donors via Interface in Doped Nanoscale Si FETs静大電研 ^○（M2）Tarido Juli Cha，Hamid Earfan，Moraru Daniel，中村竜輔，三木早樹人，水野武志，田部道晴
• 3Topography and Electronic Potential Correlation in Phosphorus-Doped FET Channel Measured by LT-KFM静大電研 ^○（D）Roland Nowak，Anwar Miftahul，川合雄也，Moraru Daniel，水野武志，田部道晴
• 4Siナノワイヤp-nダイオードにおけるランダムテレグラフシグナルの観察静大電研 ^○Moraru Daniel，三木早樹人，小林　稔，水野武志，田部道晴
• 5パルス光照射されたSOI MOSFETの単一フォトン検出特性静大電子研 ^○杜　　偉，猪川　洋，佐藤弘明，小野篤史
•  休憩　10:15～10:30
• 6チャージセンサによるシリコン量子ドットの少数電子状態観測東工大量子ナノ研セ¹，東大ナノ量子機構²，さきがけ-JST³，東工大院理工^{4 ○}堀部浩介¹，小寺哲夫^1,2,3，蒲原知宏¹，内田　建⁴，小田俊理¹
• 7シリコン単電子トランジスタを電荷センサとした電子数変化の検出東工大量子ナノ研セ¹，東大ナノ量子機構²，さきがけ-JST³，日立ケンブリッジ研⁴，東工大院理工^{5 ○}林　文城¹，小寺哲夫^1,2,3，Thierry Ferrus⁴，Alessandro Rossi⁴，David Williams⁴，内田　建⁵，小田俊理¹
• 8シリコン細線MOSFETにおけるシャトル単電子転送NTT物性基礎研 ^○山端元音，西口克彦，藤原　聡
• 9Si単電子トランジスタにおける光照射による単一正孔トラップと電気伝導特性の変化北大院情報¹，NTT物性基礎研^{2 ○}篠原迪人¹，三上　圭¹，加藤勇樹¹，有田正志¹，藤原　聡²，高橋庸夫¹
• 10室温動作共通チャネル型シリコン単電子/単正孔トランジスタの構造推定東大生研 ^○鈴木龍太，更屋拓哉，平本俊郎
• 11単一不純物を有するシリコンナノロッドトランジスタの第一原理解析静大電研¹，サザンプトン大^{2 ○}葛屋陽平¹，三木早樹人¹，ダニエル モラル¹，水野武志¹，田部道晴¹，水田　博^1,2
•  昼食　12:00～13:00

27p-KC - 1～7

• 1集積化CMOS-MEMS設計のためのSPICEによるマルチフィジックス解析手法NTT-AT¹，東京大²，宇宙航空研究開発機構³，東京工業大^{4 ○}小西敏文¹，丸山智史²，松島隆明¹，三田　信³，町田克之^1,4，石原　昇⁴，益　一哉⁴，藤田博之²，年吉　洋²
• 2結合したSiマイクロメカニカル振動子の同期条件東北大 ^○（M1C）丹野慶太朗，小野崇人
• 3高Q-MEMS 共振器の雰囲気ガス圧力に対するQ 値評価方法パナソニック¹，ｉｍｅｃ^{2 ○}岩崎智弘¹，中村邦彦¹，内藤康幸¹，山川岳彦¹，大西慶治¹，Helin Philippe²，Coster Jeroen²，Tilmans Harrie²
• 4三次元LSI積層に向けた銅表面水素プラズマ処理接合技術広島大 ^○松垣　仁，雨宮嘉照，横山　新
• 520 V昇圧回路を用いた3次元積層SSDのためのTSVの検討東大 ^○上口　光，畑中輝義，石田光一，安福　正，高宮　真，桜井貴康，竹内　健
• 6先鋭メッキバンプを用いた微細溶融接合技術九大 ^○（D）仇　立靖，渡辺直也，浅野種正
• 73次元積層による薄化LSIチップの変形と応力分布の解析東北大院工¹，東北大未来研²，東北大院医工^{3 ○}木野久志¹，Murugesan Mariappan²，Jichel Bea²，李　康旭²，福島誉史²，小柳光正²，田中　徹^1,3